عکس پیش‌فرض نوشته

VHDL یک زبان توصیف سخت افزار است که برای توصیف سخت افزار از سطوح انتزاع تا پیاده سازی فیزیکی استفاده می شود.

VHDL حاصل کار وزارت دفاع آمریکا در دهه 70 و اوایل دهه 80 میلادی می باشد.

Learning VHDL

در ادامه مبحث انتساب سیگنال همزمان به بررسی زمان بندی رویداد و هم زمانی دستور می پردازیم …

 

زمان بندی رویداد:

تخصیص مقدار به سیگنال x به طور ثابت اتفاق نمی افتد. هر یک از مقادیر تخصیص یافته به x حاوی یک بخش AFTER است. سازوکار به تاخیر انداختن مقدار جدید، زمان بندی رویداد نامیده می شود. با تخصیص یک مقدار جدید به درگاه x ، رویدادی برای 0.5 نانو ثانیه بعد زمان بندی شده است که حاوی مقدار جدید سیگنال x می باشد.

وقتی رویدادی ( در 0.5 نانو ثانیه  بعد) واقع شود، سیگنال x مقدار جدید را دریافت می کند که این باعث می شود مقدار جدید در سیگنال x بعد از مدت زمان 0.5 نانو ثانیه اتفاق بیفتد. مقدار عددی 0.5  نانو ثانیه را می توان در دستورات تغییر داد ولی ما با توجه به مثال های قبل :

X <= a AFTER 0.5 NS WHEN select = 0 ELSE ;
        b AFTER 0.5 NS WHEN select = 0 ELSE ;
        c AFTER 0.5 NS WHEN select = 0 ELSE ;
        d AFTER 0.5 NS ;

مقدار تاخیر رویدادها را برابر 0.5 فرض کرده ایم.

 

همزمانی دستور:

نخستین انتساب تنها دستوری می باشد که هنگام وقوع رویداد، روی درگاه S0 و S1 اجرا می شود. تا زمانی که رویدادی روی سیگنال select یا درگاه های a ، b ، c و d  رخ ندهد دومین دستور انتساب سیگنال اجرا نمی شود.

دو دستور انتساب سیگنال در معماری behave یک مدل رفتاری یا معماری، برای موجودیت mux می سازند.

معماری dataflow هیچ ساختاری ندارد. هیج قطعه ای در معماری نمونه سازی نشده است و سلسله مراتب بیشتری وجود ندارد، و این معماری را می توان یک گره کور در سلسله مراتب طرح در نظر گرفت.

این آموزش بیش از ۳ سال قبل ارسال شده و اکنون در لیست به‌روزرسانی‌های سایت قرار دارد. اگر پیشنهاد یا انتقادی برای بهبود آموزش دارید، خوشحال می‌شیم به ما اطلاع بدهید.